Indexed by：
Abstract：
设计通用的宏块并行的 H ．264帧内解码次序，避免了解码时的数据冲突，进而设计了存储器及计算单元可复用的帧内预测宏块并行解码单元，在解码速度提高的同时，尽量避免了资源的开销．通过对设计的并行解码器速度的测试及DC综合的结果，验证了设计的可复用的宏块并行帧内解码器的VLSI结构有效性，每个宏块解码平均速度到达了113 cycles ．
Keyword：
Reprint Author's Address：
Email：
Source ：
微电子学与计算机
ISSN： 1000-7180
Year： 2014
Issue： 4
Page： 75-78,82
Cited Count：
WoS CC Cited Count： 0
SCOPUS Cited Count：
ESI Highly Cited Papers on the List： 0 Unfold All
WanFang Cited Count：
Chinese Cited Count：
30 Days PV： 2
Affiliated Colleges：
