安全是铁路运输的永恒主题。在信息化高速发展的今天，在铁路控制系统中大量使用计算机控制系统完成各种控制。随着全国第六次铁路提速，客运专线和高速铁路的建设，对铁路站间信息传输的实时性、有效性、准确性提出了更高的要求。其中列车站间信息传输是铁路运输体系中关键的一个环节，担负着组织日常运输生产和确保运输安全的重要任务，站间互控指挥质量的高低，关系着运输安全和运输效率，对保证行车安全意义重大。因此列车站间信息的安全传输被提到一个新的高度。
本文在研究多种现行的站间信息传输方式的基础上，针对铁路站间信息传输的通信特点和信道噪声干扰情况，在原有只检错的基础上引入了纠错技术，提出一种可靠性和抗干扰性较好的编码方法，有效保证了铁路站间信息传输的实时性、有效性、准确性，提高了铁路站间信息传输系统的抗干扰能力。本文的主要工作如下：
（1）铁路站间信息传输原理及数据安全技术研究。对铁路站间信息传输系统进行分析，根据铁路站间信息传输的原理及数据安全技术原理，对数据传输过程中的检纠错理论做深入分析。并对数据校验方法，纠错方法进行了仿真分析。
（2）铁路站间信息传输安全方案设计。结合铁路站间信息传输系统的设计目标与功能要求，针对铁路站间信息传输安全系统的通信特点和信道噪声干扰情况，提出一种可靠性和抗干扰性能较好的编码方法：卷积交织级联、CRC双重校验及时间戳验证的编码方法，并提出铁路站间信息传输系统的设计方案。
（3）检纠错算法研究及软件编程。根据对检纠错理论分析，深入研究CRC校验编码、时间戳、卷积编码及交织技术的理论及算法，并对算法进行了适当优化，提高了编码效率。在算法基础上给出对应的程序流程图，并在Altera　QuartusII编译环境下用VerilogHDL语言编写完成发送模块及接收模块软件程序。
（4）系统硬件设计及性能测试。根据系统设计要求，对系统硬件进行选择。当设计软件通过仿真之后，即可将设计下载到FPGA中，在FPGA硬件开发平台上实现设计。最后通过系统联调进行性能测试。
本设计在程序编写过程中，尽可能按照硬件的并行工作方式编写程序，合理安排FPGA芯片内部的资源，并考虑到VerilogHDL可并发执行的运行过程，尽可能做到面积小、速度快，以满足产品的成本、性能及实用性的要求。对于后续开发中进行SOC（System　On　Chip）集成，具有较大的的参考价值。为进一步提高计算机站间互控系统信息传输安全，完善站间信息传输功能及提高传输容量，适应今后的发展奠定了基础。